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參數(shù)資料
| 型號(hào)： | MT90520 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | 8端口基本速率電路仿真AAL1特區(qū) |
| 文件頁數(shù)： | 124/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520 |
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MT90520
Data Sheet
124
Zarlink Semiconductor Inc.
UDT_MIS_ROLL_
SE
4
R/W
When set, the assertion of the Misinserted Cells Counter Rollover status bit in a UDT
Reassembly Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the
UDT Reassembly Status Register at 2004h.
UDT_UNDER_
ROLL_SE
5
R/W
When set, the assertion of the Buffer Underrun Counter Rollover status bit in a UDT
Reassembly Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the
UDT Reassembly Status Register at 2004h.
UDT_OVER_
ROLL_SE
6
R/W
When set, the assertion of the Buffer Overrun Counter Rollover status bit in a UDT
Reassembly Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the
UDT Reassembly Status Register at 2004h.
UDT_LATE_ROLL
_SE
7
R/W
When set, the assertion of the Late Cells Counter Rollover status bit in a UDT Reassembly
Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the UDT
Reassembly Status Register at 2004h.
Reserved
15:8
R/O
Always reads “0000_0000”.
Address: 2004 (Hex)
Label: URSR
Reset Value: 001F (Hex)
Label
Bit
Position
Type
Description
SERVICE_PORT
4:0
R/O
TDM port associated with the last UDT Reassembly Control Structure to generate a
serviceable event (i.e., a control structure status field rollover).
Defaults to 1Fh (illegal
port) and returns to 1Fh when the UDT_RXSAR_STATUS bit in this register is
cleared.
Reserved
11:5
R/O
Always reads “0000_000”.
CELL_COUNTER
_RO_SE
12
R/W
UDT RX_SAR Cell Counter Rollover Service Enable
When set, a ‘1’ on CELL_COUNTER_RO_STATUS in this register will cause the
UDT_RXSAR_SRV bit to be set in the Main Status Register at 0002h.
CELL_COUNTER
_RO_STATUS
13
R/O/L
If set, indicates that the UDT RX_SAR Cell Counter located in register 2006h has
overflowed.
UDT_RXSAR_SE
14
R/W
UDT RX_SAR Service Enable.
When set, a ‘1’ on UDT_RXSAR_STATUS in this register will cause the
UDT_RXSAR_SRV bit to be set in the Main Status Register at 0002h.
UDT_RXSAR_
STATUS
15
R/O/L
If set, indicates that an unmasked (due to settings of the Service Enable bits in the UDT
Reassembly Service Enable Register at 2002h) UDT RX_SAR serviceable event has
occurred. Writing a ‘0’ to this bit clears it and sets SERVICE_PORT to 1Fh.
Table 43 - UDT Reassembly Status Register
Address: 2006 (Hex)
Label: URCCR
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
CELL_COUNTER
15:0
R/O
Number of cells received by the UDT RX_SAR.
Table 44 - UDT Reassembly Cell Counter Register
Address: 2002 (Hex)
Label: URSER
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
Table 42 - UDT Reassembly Service Enable Register
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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