參數(shù)資料
型號： MT90520
廠商： Zarlink Semiconductor Inc.
英文描述： 8-Port Primary Rate Circuit Emulation AAL1 SAR
中文描述： 8端口基本速率電路仿真AAL1特區(qū)
文件頁數(shù)： 108/180頁
文件大?。?/td> 1736K
代理商： MT90520
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MT90520
Data Sheet
108
Zarlink Semiconductor Inc.
5.0 Memory
5.1 Internal Memory Map
5.2 External Memory
Several buffers and structures are stored in external memory when transmitting and receiving SDT and/or data
cells. Since the location of the buffers and structures is not hard-coded in the hardware, the user can program the
chip to put these at any location in the external memory. The following list describes the various items located in
external memory, if the chip is programmed to support data and SDT cells.
As pointed out previously in this document, note that
no
external memory is required if the device is configured
solely for UDT operation, provided that no data cell transmission or reception is required.
UTOPIA Look-up Table
configured based on N, the number of least-significant VCI bits, and M, the number of least-significant
VPI bits, (programmed by the user in the UNCB register) used to form the search addresses within the
look-up table
maximum of
64 K
words
CPU Byte Address (hex)
Description
Notes
8 xxxx - TX_SAR Control Memory
80000 - 87FFE
Per-VC UDT and SDT Segmentation Con-
trol Structures
Segmentation SDT Pointer Tables
Normal CPU access - writes and reads
Buffer is 16 Kwords long
9 xxxx - SDT RX_SAR Control Memory
90000 - 97FFE
Per-VC SDT Reassembly Control Struc-
tures
Normal CPU access - writes and reads
Buffer is 16 Kwords long
A xxxx - TDM Output Control
A0000 - A003E
TDM SDT Reassembly CS - port #0
Normal CPU access - writes and reads
A0800 - A083E
TDM SDT Reassembly CS - port #1
Each per-port buffer is 32 words long.
...
...
A3800 - A3FFE
TDM SDT Reassembly CS - port #7
B xxxx - UDT RX_SAR Control Memory
BE000 - BE01E
UDT RX_SAR CS - port #0
Normal CPU access - writes and reads
Each per-port buffer is 16 words long.
BE020 - BE03E
UDT RX_SAR CS - port #1
...
...
BE0E0 - BE0FE
UDT RX_SAR CS - port #7
C xxxx - UTOPIA
C 0000 - C07FE
UTOPIA RX FIFO
CPU read access for debug
32 cells X 64 bytes/cell = 2048 bytes
C 1000 - C11FE
UTOPIA TX FIFO
CPU read access for debug
8 cells X 64 bytes/cell = 512 bytes
Table 24 - Internal Memory Map
相關(guān)PDF資料
PDF描述
MT90520AG 8-Port Primary Rate Circuit Emulation AAL1 SAR
MT9072 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT9072AB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT9072AV Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT90820 Large Digital Switch
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MT90520AG 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays
MT90520AG2 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays
MT90528 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR
MT90528AG 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR
MT90528AG2 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR
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