參數(shù)資料
型號： MT90503
廠商： Zarlink Semiconductor Inc.
英文描述： 2048VC AAL1 SAR
中文描述： 2048VC AAL1特區(qū)
文件頁數(shù)： 118/233頁
文件大?。?/td> 1341K
代理商： MT90503
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁當(dāng)前第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁
MT90503
Data Sheet
118
Zarlink Semiconductor Inc.
reserved
15:12
RW
Reserved. Must always be "0000"
Address: 234h
Label: utopia_genb
Reset Value: 0001h
Label
Bit
Position
Type
Description
utopia_clk_divb[5:0]
5:0
RW
Integer divisor for input UTOPIA clock. Divides the
selected clock source.
utopia_clk_divisor_load_nowb
6
PUL
Written to '1' when the source, divisor and inv. have been
correctly programmed.
utopia_clk_invb
7
RW
Inverts the output of the clock divisor
utopia_clk_srcb[2:0]
10:8
RW
"000"=txa_clk_in; "001"=txb_clk_in; "010"=txc_clk_in;
"011"=rxa_clk_in; "100"=rxb_clk_in;"101"=rxc_clk_in;
"110"=mclk; "111"=fast_clk.
utopia_clk_divisor_resetb
11
RW
When ’0’, the clock divisor module is held in reset.
reserved
15:12
RW
Reserved. Must always be "0000"
Table 61 - Utopia Clock Generation B Register
Address: 236h
Label: utopia_genc
Reset Value: 0001h
Label
Bit
Position
Type
Description
utopia_clk_divc[5:0]
5:0
RW
Integer divisor for input UTOPIA clock. Divides the
selected clock source.
utopia_clk_divisor_load_nowc
6
PUL
Written to '1' when the source, divisor and inv. have been
correctly programmed.
utopia_clk_invc
7
RW
Inverts the output of the clock divisor
utopia_clk_srcc[2:0]
10:8
RW
"000"=txa_clk_in; "001"=txb_clk_in; "010"=txc_clk_in;
"011"=rxa_clk_in; "100"=rxb_clk_in;"101"=rxc_clk_in;
"110"=mclk; "111"=fast_clk.
Table 62 - Utopia Clock Generation C Register
Address: 232h
Label: utopia_gena
Reset Value: 0001h
Label
Bit
Position
Type
Description
Table 60 - Utopia Clock Generation A Register
相關(guān)PDF資料
PDF描述
MT90503AG CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes
MT90520 8-Port Primary Rate Circuit Emulation AAL1 SAR
MT90520AG 8-Port Primary Rate Circuit Emulation AAL1 SAR
MT9072 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT9072AB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MT90503AG 制造商:Microsemi Corporation 功能描述:
MT90520 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:8-Port Primary Rate Circuit Emulation AAL1 SAR
MT90520AG 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays
MT90520AG2 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays
MT90528 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*