參數(shù)資料
型號(hào)： MPC5200B
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： SDRAM/DDR Memory Controller
中文描述： 內(nèi)存/ DDR存儲(chǔ)器控制器
文件頁數(shù)： 50/78頁
文件大?。?/td> 629K
代理商： MPC5200B
MPC5200B Data Sheet, Rev. 1
Electrical and Thermal Characteristics
Freescale Semiconductor
50
Figure 36. Timing Diagram—I
2
C Input/Output
3.3.14 J1850
See the MPC5200B User Manual [1].
3.3.15 PSC
3.3.15.1 Codec Mode (8,16,24 and 32-bit) / I
2
S Mode
Table 42. Timing Specifications—8,16, 24, and 32-bit CODEC / I
2
S Master Mode
NOTE
Output timing is specified at a nominal 50 pF load.
Sym
Description
Min
Typ
Max
Units
SpecID
1
Bit Clock cycle time, programmed in CCS register
40.0
—
—
ns
A15.1
2
Clock duty cycle
—
50
—
%
(1)
NOTES:
1
Bit Clock cycle time
A15.2
3
Bit Clock fall time
—
—
7.9
ns
A15.3
4
Bit Clock rise time
—
—
7.9
ns
A15.4
5
FrameSync valid after clock edge
—
—
8.4
ns
A15.5
6
FrameSync invalid after clock edge
—
—
8.4
ns
A15.6
7
Output Data valid after clock edge
—
—
9.3
ns
A15.7
8
Input Data setup time
6.0
—
—
ns
A15.8
1
2
3
4
5
6
7
8
9
SCL
SDA
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PDF描述
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MPC7447ANXPNS PowerPC microprocessor
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