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參數(shù)資料
| 型號： | MPC5200 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Hardware Specifications |
| 中文描述： | 硬件規(guī)格 |
| 文件頁數(shù)： | 21/80頁 |
| 文件大小： | 790K |
| 代理商： | MPC5200 |
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Electrical and Thermal Characteristics
MPC5200 Data Sheet, Rev. 4
Freescale Semiconductor
21
Figure 6. Timing Diagram—Standard SDRAM Memory Write Timing
3.3.5.3
The SDRAM Memory Controller uses an internally skewed clock for reading DDR memory. The
programmable bits in the Reset Configuration Register used to account for unknown board delays are in
the CDM module. The internal read clock can be delayed up to 3 ns under worst operating conditions in
32 increments of 95 ps, (1.4 ns in 45 ps increments under best case operating conditions) by programming
the CDM Reset Configuration Register tap delay bits. Note: These bits in the CDM Reset Configuration
register are not ‘reset configured’ but have a hard coded reset value
and
are writable during operation.
Memory Interface Timing-DDR SDRAM Read Command
Table 19. Standard SDRAM Write Timing
Sym
Description
Min
Max
Units
SpecID
t
mem_clk
MEM_CLK period
7.5
—
ns
A5.8
t
valid
Control Signals, Address and MBA Valid
after rising edge of MEM_CLK
—
t
mem_clk
*0.5+0.4
ns
A5.9
t
hold
Control Signals, Address and MBA Hold after
rising edge of MEM_CLK
t
mem_clk
*0.5
—
ns
A5.10
DM
valid
DQM valid after rising edge of MEM_CLK
—
t
mem_clk
*0.25+0.4
ns
A5.11
DM
hold
DQM hold after rising edge of Mem_clk
t
mem_clk
*0.25-0.7
—
ns
A5.12
data
valid
MDQ valid after rising edge of MEM_CLK
—
t
mem_clk
*0.75+0.4
ns
A5.13
data
hold
MDQ hold after rising edge of MEM_CLK
t
mem_clk
*0.75-0.7
—
ns
A5.14
MEM_CLK
Control Signals
MDQ (Data)
MA (Address)
NOTE: Control Signals are composed of RAS, CAS, MEM_WE, MEM_CS, MEM_CS1 and CLK_EN
Active
NOP
WRITE
NOP
NOP
NOP
NOP
NOP
t
hold
Row
Column
MBA (Bank Selects)
data
hold
data
valid
t
valid
t
hold
t
valid
t
hold
t
valid
DQM (Data Mask)
DM
valid
DM
hold
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