參數(shù)資料
型號(hào)： MK2049-35SITR
英文描述： 3.3 V Communications Clock PLL
中文描述： 3.3伏通信時(shí)鐘鎖相環(huán)
文件頁(yè)數(shù)： 4/11頁(yè)
文件大?。?/td> 135K
代理商： MK2049-35SITR
MK2049-34
3.3 V Communications Clock PLL
MDS 2049-34 C
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA 95126 (408)295-9800tel www.icst.com
4
Revision 121400
0 = connect directly to ground, 1 = connect directly to VDD.
Crystal is connected to pins 2 and 3; clock input is applied to pin 13.
MK2049-34 Output Decoding Table – External Mode (MHz)
ICLK
FS3 FS2 FS1 FS0
CLK/2
CLK
8K
Crystal
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
1.544
2.048
22.368
17.184
19.44
16.384
17.664
18.688
7.68
10.752
10.24
38.88
3.088
4.096
44.736
34.368
38.88
32.768
35.328
37.376
15.36
21.504
20.48
77.76
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
8 kHz
12.352
12.288
11.184
11.456
9.72
8.192
17.664
9.344
15.36
10.752
10.24
9.72
ICLK
FS3 FS2 FS1 FS0
CLK/2
CLK
8K
Crystal
1.544
2.048
1
1
0
0
0
0
0
1
1.544
2.048
3.088
4.096
N/A
N/A
12.352
12.288
MK2049-34 Output Decoding Table – Loop Timing Mode (MHz)
ICLK
FS3 FS2 FS1 FS0
CLK/2
CLK
8K
Crystal
19 - 36
10 - 18
1
1
1
1
1
1
0
1
ICLK/2
2*ICLK
ICLK
4*ICLK
N/A
N/A
ICLK/2
ICLK
MK2049-34 Output Decoding Table – Buffer Mode (MHz)
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