參數(shù)資料
型號： MC9S12DG256
廠商： Motorola, Inc.
英文描述： MC9S12DT256 Device User Guide V03.03
中文描述： MC9S12DT256設(shè)備的用戶手冊V03.03
文件頁數(shù)： 53/124頁
文件大?。?/td> 2125K
代理商： MC9S12DG256
53
2.2 Signal Properties Summary
Table 2-1
summarizes the pin functionality.
Table 2-1 Signal Properties
Pin Name
Funct. 1
Pin Name
Funct. 2
Pin Name
Funct. 3
Pin Name
Funct. 4
Pin Name
Funct. 5
Power
Supply
Internal Pull
Resistor
Description
CTRL
Reset
State
EXTAL
XTAL
RESET
TEST
VREGEN
XFC
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
VDDPLL
None
None
Oscillator Pins
VDDR
NA
VDDX
VDDPLL
External Reset
Test Input
Voltage Regulator Enable Input
PLL Loop Filter
Background Debug, Tag High, Mode
Input
Port AD Input, Analog Input AN7 of
ATD1, External Trigger Input of ATD1
Port AD Inputs, Analog Inputs
AN[6:0] of ATD1
Port AD Input, Analog Input AN7 of
ATD0, External Trigger Input of ATD0
Port AD Inputs, Analog Inputs
AN[6:0] of ATD0
BKGD
TAGHI
MODC
—
—
VDDR
Always
Up
Up
PAD15
AN15
ETRIG1
—
—
VDDA
None
None
PAD[14:8]
AN[14:08]
—
—
—
PAD07
AN07
ETRIG0
—
—
PAD[06:00]
AN[06:00]
—
—
—
PA[7:0]
ADDR[15:8]/
DATA[15:8]
ADDR[7:0]/
DATA[7:0]
—
—
—
VDDR
PUCR/
PUPAE
PUCR/
PUPBE
PUCR/
PUPEE
While RESET
pin is low:
Down
While RESET
pin is low:
Down
Disabled
Port A I/O, Multiplexed Address/Data
PB[7:0]
—
—
—
Port B I/O, Multiplexed Address/Data
PE7
NOACC
XCLKS
—
—
Up
Port E I/O, Access, Clock Select
PE6
IPIPE1
MODB
—
—
Port E I/O, Pipe Status, Mode Input
PE5
IPIPE0
MODA
—
—
Port E I/O, Pipe Status, Mode Input
PE4
PE3
PE2
PE1
PE0
ECLK
LSTRB
R/W
IRQ
XIRQ
—
—
—
—
—
—
—
—
—
—
—
PUCR/
PUPEE
Up
Port E I/O, Bus Clock Output
Port E I/O, Byte Strobe, Tag Low
Port E I/O, R/W in expanded modes
Port E Input, Maskable Interrupt
Port E Input, Non Maskable Interrupt
TAGLO
—
—
—
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
.
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PDF描述
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