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參數(shù)資料
| 型號： | MC9S08GB32 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 8 bit Microcontroller Unit (MCU)(8位MCU) |
| 中文描述： | 8位微控制器（MCU）（8位微控制器） |
| 文件頁數(shù)： | 37/290頁 |
| 文件大?。?/td> | 1314K |
| 代理商： | MC9S08GB32 |
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Stop Modes
MC9S08GB/GT Data Sheet, Rev. 2.3
Freescale Semiconductor
37
the voltage regulator does not enter its low-power standby state but maintains full internal regulation. If
the user attempts to enter either stop1 or stop2 with ENBDM set, the MCU will instead enter stop3.
Most background commands are not available in stop mode. The memory-access-with-status commands
do not allow memory access, but they report an error indicating that the MCU is in either stop or wait
mode. The BACKGROUND command can be used to wake the MCU from stop and enter active
background mode if the ENBDM bit is set. After the device enters background debug mode, all
background commands are available. The table below summarizes the behavior of the MCU in stop when
entry into the background debug mode is enabled.
3.6.5
LVD Enabled in Stop Mode
TheLVDsystemiscapableofgeneratingeitheraninterruptoraresetwhenthesupplyvoltagedropsbelow
the LVD voltage. If the LVD is enabled in stop by setting the LVDE and the LVDSE bits in SPMSC1 when
the CPU executes a STOP instruction, then the voltage regulator remains active during stop mode. If the
user attempts to enter either stop1 or stop2 with the LVD enabled for stop (LVDSE = 1), the MCU will
instead enter stop3. The table below summarizes the behavior of the MCU in stop when the LVD is
enabled.
3.6.6
On-Chip Peripheral Modules in Stop Modes
When the MCU enters any stop mode, system clocks to the internal peripheral modules are stopped. Even
in the exception case (ENBDM = 1), where clocks to the background debug logic continue to operate,
clocks to the peripheral systems are halted to reduce power consumption. Refer to
Section 3.6.1, “Stop1
Mode
,”
Section 3.6.2,“Stop2Mode
,”and
Section 3.6.3,“Stop3Mode
,”forspecificinformationonsystem
behavior in stop modes.
Table 3-2. BDM Enabled Stop Mode Behavior
Mode
PDC
PPDC
CPU, Digital
Peripherals,
FLASH
RAM
ICG
ATD
Regulator
I/O Pins
RTI
Stop3
Don’t
care
Don’t
care
Standby
Standby
Active
Disabled
1
1
Either ATD stop mode or power-down mode depending on the state of ATDPU.
Active
States
held
Optionally on
Table 3-3. LVD Enabled Stop Mode Behavior
Mode
PDC
PPDC
CPU, Digital
Peripherals,
FLASH
RAM
ICG
ATD
Regulator
I/O Pins
RTI
Stop3
Don’t
care
Don’t
care
Standby
Standby
Standby
Disabled
1
1
Either ATD stop mode or power-down mode depending on the state of ATDPU.
Active
States
held
Optionally on
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