參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 141/170頁
文件大小： 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝： 1
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Programming Information
72
March 14, 2007
DIFFERENTIAL_IN_OUT_OSCI_CNFG - Differential Input / Output Port & Master Clock Configuration
Address: 0AH
Type: Read / Write
Default Value: XXXX1001
Bit
Name
Description
7 - 4
-
Reserved.
3OSCI_SW
This bit determines whether OSCI_MON replaces OSCI to be the master clock when OSCI fails.
0: Replace; and all the outputs are low.
1: Not replace; and the device operates abnormally. (default)
2OSC_EDGE
This bit selects a better active edge of the master clock.
0: The rising edge. (default)
1: The falling edge.
1
OUT7_PECL_LVDS
This bit selects a port technology for OUT7.
0: LVDS. (default)
1: PECL.
0
OUT6_PECL_LVDS
This bit selects a port technology for OUT6.
0: LVDS.
1: PECL. (default)
7654
3
2
1
0
----
OSCI_SW
OSC_EDGE
OUT7_PECL_LVDS
OUT6_PECL_LVDS
相關(guān)PDF資料
PDF描述
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IDT82V3358EDG IC PLL WAN SYNC ETHERNET 64TQFP
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