最小面積晶體管
集成npn管的版圖設(shè)計(jì)
MOSFET的結(jié)構(gòu)及基本工作原理
MOS晶的閾值電壓VT
MOS晶體管的跨導(dǎo)gm
MOS晶體管的襯底偏置效應(yīng)
CMOS反相器傳輸特性與工作區(qū)劃分
n-Si和p-Si體內(nèi)遷移率
靜態(tài)內(nèi)部倒相器的設(shè)計(jì)
按比例縮小理論
TTL和LSTTL版圖舉例
The Test Flow of IC Development
IC Testing Items
面向未來(lái)的IC設(shè)計(jì)方法
規(guī)則設(shè)計(jì)(Regularity)
硬件描述語(yǔ)言
設(shè)計(jì)方法學(xué)
Verilog HDL 簡(jiǎn)介
Verilog HDL發(fā)展歷史
Verilog HDL 語(yǔ)言概述
Verilog HDL 的書(shū)寫(xiě)格式
Verilog HDL 按位邏輯運(yùn)算符
Verilog HDL 條件運(yùn)算符
The silicon direct bonding (SDB)
硅片鍵合技術(shù)的分類
金-硅共熔鍵合
玻璃靜電鍵合
硅-硅直接鍵合技術(shù)的特點(diǎn)和發(fā)展
親水鍵合的工藝過(guò)程
疏水硅-硅直接鍵合
Si-Ge共熔鍵合
硅-硅直接鍵合單項(xiàng)工藝的發(fā)展
SOI的發(fā)展和特點(diǎn)
鍵合SOI
智能剝離技術(shù)（Smart-cut）
硅-硅直接鍵合技術(shù)在MEMS上的進(jìn)展
mems表面犧牲層
什么是IP產(chǎn)業(yè)
IP產(chǎn)業(yè)目的和意義
國(guó)際IP產(chǎn)業(yè)的發(fā)展?fàn)顩r
國(guó)內(nèi)IP產(chǎn)業(yè)的發(fā)展?fàn)顩r
IP核的市場(chǎng)前景分析
SystemVerilog語(yǔ)言簡(jiǎn)介(四)
雜質(zhì)分布的計(jì)算模擬
界面本征氧化層對(duì)雜質(zhì)分布的影響
硅-硅直接鍵合的界面應(yīng)力
鍵合應(yīng)力的基本模型
薄膜的鍵合應(yīng)力
擴(kuò)散系數(shù)隨雜質(zhì)濃度變化時(shí)的雜質(zhì)分布
BiCMOS 模擬工藝技術(shù)
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