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參數(shù)資料
| 型號： | C8051F022-GQR |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 148/272頁 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 64K FLASH 100TQFP |
| 產品培訓模塊： | Serial Communication Overview |
| 標準包裝： | 250 |
| 系列： | C8051F02x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | EBI/EMI，SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設備： | 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 64 |
| 程序存儲器容量： | 64KB（64K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 4.25K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數(shù)據(jù)轉換器： | A/D 8x8b，8x10b; D/A 2x12b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-TQFP |
| 包裝： | 帶卷 (TR) |
| 配用： | 336-1200-ND - DEV KIT FOR F020/F021/F022/F023 |
C8051F020/1/2/3
Rev. 1.4
231
Figure 22.5. TCON: Timer Control Register
Bit7:
TF1: Timer 1 Overflow Flag.
Set by hardware when Timer 1 overflows. This flag can be cleared by software but is automatically
cleared when the CPU vectors to the Timer 1 interrupt service routine.
0: No Timer 1 overflow detected.
1: Timer 1 has overflowed.
Bit6:
TR1: Timer 1 Run Control.
0: Timer 1 disabled.
1: Timer 1 enabled.
Bit5:
TF0: Timer 0 Overflow Flag.
Set by hardware when Timer 0 overflows. This flag can be cleared by software but is automatically
cleared when the CPU vectors to the Timer 0 interrupt service routine.
0: No Timer 0 overflow detected.
1: Timer 0 has overflowed.
Bit4:
TR0: Timer 0 Run Control.
0: Timer 0 disabled.
1: Timer 0 enabled.
Bit3:
IE1: External Interrupt 1.
This flag is set by hardware when an edge/level of type defined by IT1 is detected. It can be cleared
by software but is automatically cleared when the CPU vectors to the External Interrupt 1 service rou-
tine if IT1 = 1. This flag is the inverse of the /INT1 input signal's logic level when IT1 = 0.
Bit2:
IT1: Interrupt 1 Type Select.
This bit selects whether the configured /INT1 signal will detect falling edge or active-low level-sensi-
tive interrupts.
0: /INT1 is level triggered.
1: /INT1 is edge triggered.
Bit1:
IE0: External Interrupt 0.
This flag is set by hardware when an edge/level of type defined by IT0 is detected. It can be cleared
by software but is automatically cleared when the CPU vectors to the External Interrupt 0 service rou-
tine if IT0 = 1. This flag is the inverse of the /INT0 input signal's logic level when IT0 = 0.
Bit0:
IT0: Interrupt 0 Type Select.
This bit selects whether the configured /INT0 signal will detect falling edge or active-low level-sensi-
tive interrupts.
0: /INT0 is level triggered.
1: /INT0 is edge triggered.
R/W
Reset Value
TF1
TR1
TF0
TR0
IE1
IT1
IE0
IT0
00000000
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
(bit addressable)
0x88
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