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參數(shù)資料
| 型號： | AD9925 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | CCD Signal Processor with Vertical Driver and Precision Timing Generator |
| 中文描述： | CCD信號處理器垂直驅(qū)動器和精密時序發(fā)生器 |
| 文件頁數(shù)： | 5/96頁 |
| 文件大?。?/td> | 1447K |
| 代理商： | AD9925 |
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AD9925
VERTICAL DRIVER SPECIFICATIONS
VDVDD = 3.3 V, VH = 15 V, VM = 0 V, VL = 7.5 V, C
L
shown in load model, 25°C.
Table 3.
Parameter
3-LEVEL OUTPUTS (V1, V2, V3A, V3B, V5A, V5B)
(Simplified Load Conditions, 6000 pF to Ground)
Delay Time, VL to VM and VM to VH
Delay Time, VM to VL and VH to VM
Rise Time, VL to VM and VM to VH
Fall Time, VM to VL and VH to VM
Output Currents
At 7.25 V
At 0.25 V
At +0.25 V
At +14.75 V
2-LEVEL OUTPUTS (V4, V6, V7, V8)
(Simplified Load Conditions, 6000 pF to Ground)
Delay Time, VL to VM
Delay Time, VM to VL
Rise Time, VL to VM
Fall Time, VM to VL
Output Currents
At 7.25 V
At 0.25 V
SUBCK OUTPUT
(Simplified Load Conditions, 1000 pF to Ground)
Delay Time, VL to VH
Delay Time, VH to VL
Rise Time, VL to VH
Fall Time, VH to VL
Output Currents
At 7.25 V
At +14.75 V
SERIAL VERTICAL CLOCK RESISTANCE
GND VERTICAL CLOCK RESISTANCE
Rev. A | Page 5 of 96
Symbol
t
PLM
, t
PMH
t
PML
, t
PHM
t
RLM
, t
RMH
t
FML
, t
FHM
t
PLM
t
PML
t
RLM
t
FML
t
PLH
t
PHL
t
RLH
t
FHL
Min
Typ
10.0
5.0
5.0
7.2
10.0
5.0
5.4
4.0
30
10
Max
100
200
500
500
100
200
500
500
100
200
200
200
Unit
ns
ns
ns
ns
mA
mA
mA
mA
ns
ns
ns
ns
mA
mA
ns
ns
ns
ns
mA
mA
V-DRIVER
INPUT
t
RLM
,
t
RMH
,
t
RLH
50%
10%
90%
t
PLM
,
t
PMH
,
t
PLH
V-DRIVER
OUTPUT
10%
50%
90%
t
FML
,
t
FHM
,
t
FHL
t
PML
,
t
PHM
,
t
PHL
0
Figure 2. Definition of V-Driver Timing Specifications
相關PDF資料 |
PDF描述 |
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